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而5nm 制程工艺也已指日可待,它成功地延续了22nm以下数代半导体工艺的发展

它成功地延续了22nm以下数代半导体工艺的发展,即将芯片制程提升到3nm

半导体工艺发展是一个永恒的话题。从摩尔定律诞生之后,半导体产品技术的发展、性能的进步和普及速度的快慢,最终几乎都和工艺相关。没有好的工艺,半导体产业几乎无法快速前行。不过,近期随着工艺快速进步,技术难度越来越大,人们发现传统的工艺技术已经无法满足7nm以下的制程了。好在科学家们通过努力研发,在FinFET之后,又带来了全新的GAA工艺,希望延续现有半导体技术路线的寿命,进一步推进产品向前发展。

说到电子设备,就不得不提芯片,芯片的制程在很大程序上决定了芯片的大小、功耗以及性能,目前在用的商业化最高规格的芯片制程为7nm,高通855、苹果A12和麒麟980都采用的7nm
EUV工艺制造。

尺寸越小、难度越大

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FinFET逐渐失效

目前拥有最先进制程的厂商无疑是台积电 ,其在2018年最早实现了7nm
制程的突破并量产, 而5nm 制程工艺也已指日可待,预计在2020年实现量产,
紧随其后的是三星。

半导体工艺制程在进入32nm以下的节点后,每一步都历尽艰辛。在如此小的尺度上,人们习以为常的传统物理定律都会逐渐失去效果,量子效应逐渐成为制程前进的拦路虎。为此,科学家和工程师们在过去的数年间发明了各种各样的增强技术来对抗继续微缩尺度所带来的不确定性。包括High-K、特种金属、SOI、FinFET、EUV等技术纷至沓来,终于将半导体工艺的典型尺寸推进至7nm时代、甚至5nm时代。但是如果要进一步向更小尺寸的工艺节点前行的话,人们又遇到了更多的麻烦。

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现有半导体制造的主流工艺往往采用“鳍片晶体管”也就是FinFET技术进行,它成功地延续了22nm以下数代半导体工艺的发展。从技术发展角度来看,平面晶体管在尺寸缩小至22nm后,漏电流控制将变得很困难。这是因为势垒隧道效应导致了电流泄露。

近日,三星在于加州圣克拉拉举行的三星铸造论坛(Samsung Foundry
Forum)上宣布,
将于2021年向市场推出一项突破性的处理器技术,对最基本的电子元件进行根本性改造,即将芯片制程提升到3nm,并用GAA(Gate-all-around
环绕栅极)工艺取代FinFET工艺,以增强晶体管性能,这样芯片面积减少45%,性能将提高35%,同时使能耗降低50%。

所谓势垒隧道效应,是指虽然源极和漏极被绝缘的物体隔开无法导通,但是在绝缘层越来越薄之后,源极和漏极之间的距离也越来越近,最终两者过于靠近,稍微施加电压就会使得电子以概率的方式穿透绝缘层到达另外一端,这就带来了漏电流和功耗问题。解决问题的方法就是FinFET,也就是将漏极和源极“立起来”,栅极再垂直构造,形成了经典的FinFET“鳍片”结构。这种经典的结构不但在很大程度上增厚了绝缘层、解决了平面晶体管的隧道效应,还为栅极带来了更多有效的接触面,使得电流阻碍降低,发热也随之下降。

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所谓GAA,亦称作横向纳米线场效应管,是一个周边环绕着gate的FinFET,GAA
晶体管能够提供比 FinFet
更好的静电特性,可满足某些栅极宽度的需求,这主要体现在同等尺寸结构下,GAA沟道控制能力增强,因此给尺寸进一步微缩提供了可能。传统FinFET的沟道仅三面被栅极包围,而GAA以纳米线沟道设计,沟道的整个外轮廓都被栅极完全包裹住,这就意味着栅极对沟道的控制性能就更好。

FinFET示意图

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从22nm时代开始,FinFET就成为各家厂商用于缩小晶体管尺寸的法宝。不过再好的法宝也有失效的一天。随着晶体管尺度向5nm甚至3nm迈进,FinFET本身的尺寸已经缩小至极限后,无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危,甚至物理结构都无法完成。

随着5G、AI、物联网等快速发展,芯片的小型化、智能化和性能优越化,为终端计算和终端智能提供了更多可能,也为像人工智能这样的复杂计算提供了良好的基础,未来值得期待。

一个典型的例子就是,在5nm之后,FinFET几乎已经达到了物理极限,其不断拉高的深度和宽度之比(为了避免短沟道效应,鳍片的宽度应该小于栅极长度的0.7倍),将使得鳍片难以在本身材料内部应力的作用下维持直立形态,尤其是在能量更高的EUV制程导入之后,这样的状况会更为严重,甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音,严重影响了产品的质量和性能。另外,栅极距过小将带来不可控的情况。

以英特尔工艺为例,14nm制程下,栅极距是70nm,10nm工艺下栅极距是54nm。栅极距随着工艺演进而不断缩小,IMEC的模拟显示,栅极距在现有FinFET技术下的极限是42nm,制程达到5nm甚至3nm时,栅极距还会缩小,当小于42nm时,人们引以为傲的FinFET将无法继续使用下去。

当FinFET在5nm以下的技术节点包括3nm、1.5nm上出现各种问题,甚至彻底失效的时候,人们应该如何制造晶体管密度更高、单个晶体管典型尺寸更小的芯片呢?

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英特尔10nm和14nm工艺对比,注意10nm工艺栅极距离降低至54nm。

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英特尔10nm鳍片对比14nm,注意宽高比。

环绕

全新GAA技术登场

由于FinFET技术即将在7nm之后的某个节点下变得不可用,未来半导体制造技术应该如何发展,业内各大厂商和着名的研究机构都提出了自己的看法。其中一种比较主流的方式被称作Gate-All-Around环绕式栅极技术,简称为GAA横向晶体管技术,也可以被称为GAAFET。

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FinFET之后的技术路线进展方案

这项技术的特点是实现了栅极对沟道的四面包裹,源极和漏极不再和基底接触,而是利用线状或者平板状、片状等多个源极和漏极横向垂直于栅极分布后,实现MOSFET的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题,包括电容效应等,再加上沟道被栅极四面包裹,因此沟道电流也比FinFET的三面包裹更为顺畅。在应用了GAA技术后,业内估计基本上可以解决3nm乃至以下尺寸的半导体制造问题。

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从2D晶体管到GAA技术的对比

GAA技术作为一款正处于预研中的技术,各家厂商都有自己的方案。比如IBM提供了被称为硅纳米线FET(nanowire
FET)的技术,实现了30nm的纳米线间距和60nm的缩放栅极间距,该器件的有效纳米线尺寸为12.8nm。此外,新加坡国立大学也推出了自己的纳米线PFET,其线宽为3.5nm,采用相变材料Ge2Sb2Te5作为线性应力源。

不仅如此,诸如英特尔、台积电等厂商也在讨论5nm以及以后时代的GAA工艺发展情况,但都没有太多消息释出。无论厂商如何改变,所有的GAA方案基本的结构都是相似的,只是在垂直于栅极的鳍片形状上做一些改变,以适应自家工艺并尽可能在生产制造中简化流程。

目前已知的几种不同形态的GAA鳍片结构分别包括:

比较常见的纳米线技术,也就是穿透栅极的鳍片采用圆柱或者方形截面;

板片状结构多路桥接鳍片,穿透栅极的鳍片被设计成水平板状或者水平椭圆柱状截面;

六角形截面纳米线技术,顾名思义,纳米线的截面是六边形;

纳米环技术,穿透栅极的鳍片采用环形方案。

这四个主流技术是目前GAA研究的主流方向。其中,三星在发布会上详细解释了自家的GAA技术方案,说明自家采用的是板片状结构多路桥接鳍片,并根据不同的场合有不同的改变。

三星对外宣称的GAA技术英文名为Multi-Bridge Channel
FET,缩写为MBCFET,实际上就是板片状结构多路桥接鳍片。三星对此作出的解释是,目前主流的纳米线GAA技术,沟道宽度较小,因此往往只能用于低功率设计,并且制造难度比较高,因此三星没有采用这种方案。并且三星认为FinFET在5nm和4nm工艺节点上都依旧有效,因此在3nm时代三星才开始使用新的MBCFET技术。

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三星给出的从2D晶体管到GAA技术,电压曲线示意图。

从三星的介绍来看,GAA技术有可能根据鳍片尺寸和形态的不同,面向不同的客户。三星指出,垂直于栅极的纳米线或者纳米片的形态将是影响最终产品功率和性能特征的关键指标,纳米片和纳米线的宽度越宽,那么沟道尺寸和面积就越大,相应的性能越好,功率表现就越出色。三星在其PDK设计中提供了四种不同的方案,可以在一个芯片中不同地区使用,也可以直接使用于制造整个芯片。

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